1nm 之后晶体管怎么走？泛林集团探索 SA-CFET 架构，SRAM 单元面积较 N3 缩小 52.7%

1nm 之后晶体管怎么走？泛林集团探索 SA-CFET 架构，SRAM 单元面积较 N3 缩小 52.7% — ithome.com · 9 分钟前 · ⚙️ 工程

泛林集团提出自对准互补场效应晶体管（SA-CFET）架构，目标是在 1nm（10 Å）及以下节点延续 CMOS 缩放，回应当前 GAA 纳米片在栅极缩短后源漏隧穿加剧、沟道减薄导致迁移率下降与表面散射、接触电阻与寄生电阻抬升、以及套刻偏差压低良率等一系列物理与制造难题。架构由 SA-BPR 自对准埋入式电源轨、SA-CT 自对准触点、SA-TSV 自对准硅通孔三个工艺模块组成，采用非金属栅极切割与中间介质隔离（MDI）实现功函数分离，并与 N3 规范兼容，包括 42nm 接触栅极间距与 21nm 金属间距，把原本依赖高套刻精度的步骤转为自对准。其 Semiverse Solutions 团队借助 SEMulator3D 数字孪生完成流程与结构验证：6T SRAM 位单元面积 0.0094 μm²，较 N3 缩小 52.7%、较 A7 CFET 缩小 19%；NOT、NAND、NOR 等逻辑单元以及完整三维互连网络均可实现，且无需在单个鳍片内部做金属栅极分割，所有关键触点层套刻窗口至少 10nm，仿真中未出现开路或短路。作者结论是该架构工艺裕度较大，有望以更大的有效沟道宽度与更好的静电控制绕开纳米片继续缩放的障碍，为 10 Å 以下节点提供候选方案，但结果仅来自数字孪生建模与设计验证，尚未进入量产阶段。

核心信息

SA-CFET 把制造难点拆成 SA-BPR、SA-CT、SA-TSV 三个自对准模块，分别处理埋入式电源轨、器件触点与硅通孔的对位，用自对准替代对套刻精度极为敏感的步骤，从而扩大边缘放置误差窗口，并缓解 CFET 垂直堆叠结构中的接触拥挤。架构同时采用非金属栅极切割与中间介质隔离完成功函数分离，设计规则与 N3 保持兼容——42nm 接触栅极间距、21nm 金属间距，说明它并非推翻现有产线规范，而是尽量在既有框架内换取工艺裕度。
SEMulator3D 数字孪生建模给出的关键数字是：6T SRAM 位单元面积 0.0094 μm²，比 N3 缩小 52.7%，比 A7 CFET 设计缩小 19%；同时可以构建 NOT、NAND、NOR 等逻辑标准单元，且不必在单个鳍片内部做金属栅极分割，流程因此得以简化。完整的三维互连网络也通过仿真，说明单元内部较复杂的布线可行。工艺稳健性方面，所有关键触点层都保有至少 10nm 的套刻窗口，相关仿真未出现开路或短路故障。
推动这一探索的背景是硅基 GAA 纳米片的缩放空间正在收窄：栅极变短会强化源漏隧穿与漏电，沟道减薄会带来迁移率下降、表面散射和制造难度上升，接触与寄生电阻也会更突出，单纯压缩有源区、栅极与金属间距已难以继续提升密度。CFET 通过垂直堆叠 NMOS 与 PMOS，在同样平面面积内提高器件密度、增加有效沟道宽度并改善静电控制，但自身存在金属栅极隔离复杂、接触区拥挤等集成难题。imec 在 7 月路线图中预计 2038 年可达 0.3 纳米（A3）等级，并在 9 月更新中指出从 A7 节点起行业可能转向 CFET，以支持 4.5 轨及以下的标准单元高度。
需要注意结论的边界：所有数据来自数字孪生工艺建模与设计验证，属于仿真结果，SA-CFET 并未进入量产阶段，仍需后续硬件数据支撑。泛林集团称其多道自对准工艺在设计规则上可达到与当前或传统制造工艺相近甚至更宽松的水平，并在 SRAM 面积与 CFET 集成上具备优势，但仿真与真实晶圆之间还隔着材料、缺陷、良率与设备成本等多重不确定性。

💡 为什么值得读: 它用一组可核对的仿真数据说明设备商如何绕开光刻精度瓶颈，也坦率标出了这些数字离量产还有多远。

✍️ 小编看法: 设备厂商开始给出架构级方案，这件事本身就值得注意。过去几代节点的路线图基本由代工厂和器件研究机构划定，设备商更多扮演工具供应者的角色；泛林集团这次把自对准思路打包成完整的集成回路，等于在告诉客户：光刻精度买不到的地方，可以用工艺顺序和结构设计换回来。这对正在为下一代高数值孔径光刻成本发愁的产线而言，是一种成本结构上的诱惑——套刻窗口每放宽一点，良率与产能的账就更好算。

但被忽略的代价同样清楚。第一，仿真里 10nm 的套刻窗口并不等于硅片上的窗口，数字孪生擅长验证几何可行性，却很难复现缺陷密度、颗粒污染与薄膜应力的真实分布。第二，自对准意味着工艺步骤之间的耦合更紧，一处参数漂移可能沿流程放大，设备商因此获得更深的话语权，代工厂的工艺自主性则相对被稀释。第三，SRAM 面积缩小 52.7% 很亮眼，但逻辑标准单元的实际密度收益、以及垂直堆叠带来的热积累，才是决定这一路线能否落地的关键。

值得观察的下一步有三点：是否有真实晶圆数据公布，尤其是套刻窗口与短路良率的实测值；设备与材料供应链能否围绕自对准模块形成可复制的工艺套件；以及 A7 之后的设计工具与标准单元库何时跟进。对读者而言，与其记住 52.7% 这个数字，不如记住一个判断：当缩放越来越依赖工艺集成而非光刻分辨率时，产业链的议价结构会跟着一起变。

🏷️ semiconductor, transistor, SA-CFET, 1nm